研究人員強調，新開發的這種 3D 磁閘可用於取代電晶體，在標準的 CMOS 晶片上製造出任何閘極類型。他們目前還致力於開發可取代 CMOS 邏輯與記憶體功能的磁邏輯技術。
該研究團隊最初與聖母大學(Notre Dame)合作，展示一種多數邏輯閘，它能利用 CMOS 電晶體提供與邏輯開關相同的功能。其工作原理是堆疊三個奈米磁體，使其異極相吸、同極相斥。根據磁體所朝方向不同，磁體極性可用1s和0s來表示。其中一個磁體位於另兩個磁體下方約60nm的位置，並可由單一輸出磁體進行讀取。為了讓整個建置順利運作，材料必須精心挑選與測試。
3D多數邏輯閘(左)的SEM圖顯示運算範圍的大小(尺寸還不到200nm，右上)，以及第三個輸入磁體位於較低位置(右下)。（來源：I. Eichwald/TUM）
「可用的材料是多層堆疊中的鈷/鉑或鈷/鎳。我們還必須確認兩件事：材料必須具有垂直磁異向性，才能實現磁體的雙穩態磁化；以及，異向性必須能以聚焦離子束照射進行調整。而鈷/鉑或鈷/鎳多層堆疊剛好能滿足這兩項條件，」TUM教授Markus Becherer表示。
「磁體本身都固定在晶片上，」Becherer解釋，「唯一會變動的是在照射輸出磁體的疇壁。磁疇壁可透過移動整個輸出磁體而反轉輸出磁體，但輸出磁體的磁疇壁是否含核，則由輸入磁體的雜散場所控制」。
奈米磁體的極性還可以透過交錯於基底的奈米線網路進行切換以及穿過奈米磁體，使其極性可在磁閘的協助下隨意切換。
「磁疇壁在奈米線中移動，以便切換整個奈米線的磁化狀態。一個磁疇壁閘可由一個閘極磁體阻斷移動中的磁疇壁。藉由阻斷磁疇壁，奈米線端維持其原本的磁狀態，因而形成緩衝效應。奈米線被分成兩個由磁疇壁閘控制的獨立域。在磁疇壁閘可通過磁疇壁以前，奈米線端維持其磁性狀態。」
3D多數邏輯閘的MFM圖顯示3個輸入與1個輸出磁體的磁化狀態。（來源：I. Eichwald/TUM）
相較於典型 CMOS 電晶體建置中必須使用AND與OR閘，奈米磁邏輯的一個優點是只需更少的元件即可構建模組，而不需要AND與OR閘。
「通常，多數閘在單一輸出磁體上擁有三個相等的輸入磁體。然而，輸入的數量並不僅限於三個，而能擴展到任意數量。因此，多數閘中輸入磁體的影響可經由輸入大小以及到輸出的距離來權衡。這使得我們能以加權的輸入來建立多數閘——如同1970年代發明的閾值邏輯技術原理一樣。在典型的 CMOS 技術中，閾值邏輯閘需要一些電晶體、AND與OR閘。但奈米磁邏輯則是在單一閘極上配置幾個加權的輸入。因此，在奈米磁邏輯中的1位元全加器可由5個相互作用的磁體來實現，而根據於全加器架構的不同， CMOS 約需要20-30顆電晶體。」
目前，奈米磁體可作業於半導體國際技術藍圖(ITRS)的45nm節點，但研究人員指出，其電晶體比實際指定技術節點的閘極長度更多。不過，由於奈米磁邏輯閘是3D架構，整個閘極都受限於其長度範圍內。
TUM的磁組運算研究團隊：Stephan Breitkreutz、Irina Eichwald與Markus Becherer（來源：I. Eichwald/TUM）
「技術節點多少描述了 CMOS 電晶體的關鍵尺寸，即閘極長度。因此，簡言之，45nm節點時的電晶體閘極長度約為45nm。然而，對於奈米磁邏輯尺寸而言，最重要的判斷標準在於用什麼來保持其熱穩定性。以表面積來看，當今一個單磁體本身即可微縮至50nmx50nm(磁體厚度約10nm)，」Becherer解釋，「而且，如果以一顆電晶體(具有源極、漏極與觸點)來看，它實際上比技術節點更大。因此，對於建構電晶體的50nmx50nm磁體而言，45nm技術節點已十分充份，而且電路還比現有的 CMOS 技術更小。」
Stephan Breitkreutz利用自行打造的測量儀器探測奈米磁元件的變換情形。（來源：I. Eichwald/TUM）
研究團隊成員認為，他們已經發現了ITRS發展藍圖的另一個方向，可讓矽晶電晶體維持在一個賽道，而類似的磁電晶體則將繼續在另一個平行賽道，讓 CMOS 晶片可任意整合這兩種技術於其SoC中。
磁閘與位元還有幾種優勢：他們在本質上是非揮發性且抗輻射的，而且在進行切換時的功耗極低，閒置時還可達到零功耗。他們還可以取代耦合磁場，以實現互連導線，而針對通訊子系統也僅需要幾少的元件。
該研究由德國研究基金會(DFG)提供贊助。
編譯：Susan Hong
(參考原文：3D Magnet Stack Subs for Transistors，by R. Colin Johnson)